英特尔首席执行官Pat Geleringer掀起了公司的新工艺和包装路线图，现在延伸到2025年，概述了公司未来的工艺节点的年度节奏，从标准纳米级技术跨越了令人难以置信的小埃斯特罗姆级晶体管。英特尔还揭示了其埃斯特罗姆类（下一个测量以下纳米）技术的第一个细节，如Ribberfet，它的第一个新的晶体管设计自FinFET到达十年前以来，并且Powervia是一种新的背面电力输送技术，将晶体管在层之间夹着晶体管布线。英特尔还将改变其流程节点命名方案再一次，这次与TSMC等外部刚刚使用的命名匹配。重新品牌以英特尔的10nm增强的超垃圾从英特尔的10nm增强的超级品牌开始，现在将重命名为“英特尔7”
英特尔表示，其流程技术将与当前行业领导者TSMC，2024匹配，并将其返回2025年的“流程性能领导”，并通过成为第一家从ASML获得下一代高NA EUV机器的公司帮助它的下一代芯片。英特尔还在其未来的FOVOROS OMNI和直接技术期间分享了详细信息“英特尔加速”网络直播并宣布其蓝宝石Rapids芯片将成为业内“首个双网线大小的设备”。
英特尔的剩余铸造服务业务也没有两大胜利，AWS宣布它将使用英特尔的包装服务，而高分宣布它将探索使用英特尔20A工艺来探讨未来芯片设计。让我们潜入。
英特尔重命名10nm至7nm
在我们到达路线图之前，在可能引起批评的必要举动之前，英特尔正在重命名其流程节点，以便与TSMC和三星这样的第三方刚队员使用的当前命名约定对齐。
这项新政策始于什么是被称为10nm增强超级粉与之亮相的过程阿尔德湖处理器。英特尔很久以前就宣布了这一进程节点，并且已经开始批量生产。
英特尔正在将下一个10nm节点重新命名为“英特尔7”，并放弃“纳米”命名法，因此我们将不再看到传统的“纳米”后缀附加在该公司的工艺节点上。相反，英特尔将根据性能、功率和区域进展来命名其节点。因此，所有英特尔的连续节点名称也将被调整，英特尔的7nm将变成“Intel 4”，以此类推。
英特尔在节点命名的班次转变为其自身的英特尔铸造服务（IFS）业务，这将看到它为其他公司制作芯片，作为其IDM 2.0主动的一部分。英特尔的IFS将直接与TSMC和三星进行竞争，并鉴于节点命名约定已经破裂，与行业的其余部分对齐，使得很多意义。
然而，改变10nm增强的超鳍片命名，而“vanilla”10nm superfin已经发货绝对不是等待完全新的节点来改变的理想选择 - 这种方法是毫无疑问的更令人困惑。在任何一种情况下，英特尔最终将不得不批评在某些时候对其命名的变化进行改变，并且它选择用它的下一系列筹码进行这样做。我们将在文章中稍后稍后展开此主题。
英特尔过程路线图2021 - 2025
下面的英特尔的路线图从目前在一些产品中发货的10nm超级垃圾老虎湖处理器。但是，如上所述，'英特尔7'是英特尔已经宣布的10nm增强的超垃圾过程将为其桤木和湖泊供电蓝宝石急速芯片 - 它只有一个新名称。
类似的，英特尔的7nm最近宣布将推迟，现在被称为'英特尔4'路线图中的剩余两个条目，“英特尔3”和“英特尔20A”代表了以前标记为7+和5nm的英特尔。
英特尔表示，“英特尔7”，以前被称为“10nm增强的超级垃圾”的过程将于今年的客户（桤木湖），以及2022年第一季度的数据中心（蓝宝石急流）。英特尔说'英特尔7'以10nm的超级垃圾提供10％至15％的性能。
正常，可以转化为更高的峰值性能（以效率为代价）或提高效率（以牺牲性能为代价），但您不能同时拥有两者。值得注意的是，由于电压/频率曲线上端所需的功率增加，更高的性能不会线性缩放，因此英特尔7可能不会比10nm的超级速度快15％。
继续前进到更新的渠道，英特尔4（以前称为7nm）来到市场上在2023年上半年的产品中，虽然它将在2022年的下半年“准备好生产”。英特尔表示，此节点在其前身（上述相同规则）上提供了20％的性能/每瓦的增益代表公司完整的EUV技术拥抱。这是一个重要的一步前进 - 英特尔的横断面采用EUV制造被认为是其10nm延误的主要贡献因素。
基于英特尔4处理器的芯片将于2023年首次亮相，客户端Meteor Lake处理器将于上半年推出，随后将推出Granite Rapids服务器产品。在这段时间内，台积电(TSMC)和三星(Samsung)等英特尔的竞争对手仍将在2023年拥有流程节点优势。台积电预计其3nm节点将在2023年全面投产，这说明英特尔仍需要外包部分产品。英特尔计划利用它的优势包装技术和分类设计哲学将外部生产的TSMC芯片集成到自己的产品中，以帮助拖延延迟。
英特尔3，以前品牌为7+，将在2023年下半年出现在产品中的产品中带来18％的性能增益。“英特尔3”是“英特尔4”的令人难以置信的快速追随由于前面提到的延迟，同年早些时候发布。此外，英特尔已证实，基于其早期建模和测试芯片数据，它代表了比英特尔的标准完整节点更高的改进水平 - 或确实为其他供应商。“
英特尔计划在2024年上半年开启一个全新的时代:埃时代。这些芯片代表了一些物理特征不再能用纳米或十亿分之一米来精确测量的临界点。相反，这些特征现在将以埃或100亿分之一米来衡量。英特尔的第一个埃级工艺将是20A (A代表埃)，它带来了RibbonFET，英特尔的第一个门-全能(GAA)晶体管，和PowerVia，一种为非常小的晶体管提供能量的新方法。
英特尔埃埃，Ribbonfet和Powervia
Ribbonfet将标记英特尔的第一个全面（GaA）设计和公司的第一个新的晶体管设计，因为FinFET在2011年首次亮相。英特尔的设计具有四个堆叠的纳米片，每个纳米片都完全由门包围。Intel声称此设计在使用与多个翅片相同的驱动器电流时，实现更快的晶体管切换，但在较小的区域中。这肯定似乎是合理的;英特尔的竞争对手也采用了GaA设计。
英特尔并未共享有关Ribbonfet的许多信息，但它对IBM最近宣布的Gaa / Nanosheet Tech提供了一个引人注目的相似性，即它在2nm测试晶圆上锻造（下面的图像）。这是令人难以置信的相关，因为英特尔最近在其上宣布IDM 2.0公告它将在未来的逻辑和封装技术上与IBM合作。这次合作对英特尔来说非常重要，因为它正试图从其工艺技术多年的停滞中恢复过来。在我们与IBM的研究成果简报会上，该公司非常清楚，其新的2nm技术将使包括英特尔在内的所有合作伙伴受益。你可以阅读更多关于IBM类似技术的信息这里．
正如我们在IBM的纳米片/ Gaa Tech的覆盖范围内所指出的那样，如果您不能将它们连接在一起，世界上最小的晶体管就没有使用，并且这是最迫使缩小节点的最紧迫的约束之一。
英特尔新的Powervia技术似乎是导航互连问题的有希望的方法。PowerVIA通过晶体管的背面将晶体管的所有电源直接路由到晶体管。这基本上将电力输送到晶体管的背面，而数据传输互连保持在另一侧的传统位置。
英特尔表示，分离电源电路和数据携带互连可提高电压下垂特性，允许更快的晶体管切换，同时在芯片顶部启用更密集的信号路由。信号传导也有益，因为简化的路由使得能够使用具有降低的电阻和电容的更快的线。
这种技术显然会带来许多挑战，比如功率传递电路可能充当绝缘层，将热量困在晶体管内。看看英特尔如何处理这些潜在的缺陷将会很有趣。
英特尔18A和高Na EUV
英特尔在路线图中没有将其包含在路线图中，但它已经有其开发的下一代埃斯特罗姆课程。'Intel 18a'已计划为“2025年初”，具有增强功能的晶体管。
英特尔的18A将是使用高NA EUV的拐点，这是一种新的超精密版本的EUV机器，可蚀刻较小（<8nm）分辨率而不是电流机。这些机器需要在这种精细几何形状进行单图案化EUV，而现有的EUV工具将需要更少理想的多图案化EUV技术。
英特尔表示将是第一家从ASML获得高NA EUV机器的公司，信号传染它计划与下一个Gen Euv机器领导，而不是落后于TSMC，因为它用10nm确实。值得注意的是，虽然英特尔确实说明了它是首先接收一个高NA EUV机器，但它并没有声称它是第一个进入高NA EUV的高卷制造。
英特尔告诉我们，它将提供前沿英特尔3和以下节点，包括20A和18A，对其铸造客户提供。这意味着我们可能会看到英特尔坚持为现在提供潜在的铸造顾客尾随节点，目前 - 英特尔3不会进入2023年下半年。
英特尔的摘要表明，该公司将在2024年与行业领导者，TSMC，2024年达到流程绩效平价，并在2025年举行。但是，英特尔的脚注指定这是基于每瓦特的性能，而不是晶体管性能或密度。．
值得注意的是，这种平衡声明仅适用于英特尔的进程技术，而不是其最终产品。公司仍然计划从现在到2025年通过新的微体系结构，包装创新以新的和更有效的方式（更高的方式）结合使用“领导产品”，并通过外包一些最高端的芯片设计在其历史中第一次。英特尔表示，它将在2023年使用AS-Ins-Ors未指定的TSMC节点释放消费者和数据中心“CPU领导”芯片。
英特尔包装更新
英特尔的包装更新有点斯巴达。该公司宣布它将使用Emib包装技术，它使用它嵌入式硅桥在连接多个DIE的包装中，对于其蓝宝石Rapids处理器，将第一数据中心产品标记为互连技术。这是一个开放的秘密，如图片的蓝宝石急流已经浮出水面了。然而，英特尔确实揭示它将从55微米的凸块间距到45微米的下一代Emib改善。
英特尔fooveros 3D芯片堆叠技术在公司的首次亮相莱克弗尔德的处理器那个公司最近退休，但下一代fooveros的实现将在英特尔的即将到来流星湖处理器．这一代fooveros改进到36微米的凹凸节距。
英特尔即将到来的Foveros Omni进一步迈出了一步。该互连技术在互连模具的周边使用铜柱来提供电力，而在芯片之间的芯片中的芯片中央的COV连接时TSV连接。这与First-Gen Foveros不同，因为它将数据和电力传输分开，从而允许对电源和数据信号进行清洁路由。反过来，这使得能够更紧凑的25微米凸块间距，并允许混合和匹配不同的基础模具。这项技术与英特尔ODI包装技术基本相同，您可以在此阅读更多信息．
英特尔也给了它混合粘合技术与其Foveros包装结合使用。Foveros直接利用模具晶圆混合粘合（铜 - 铜）作为标准热压缩键合的替代方案。这种新技术具有侵略性的Sub-10nm凸块音调，可以增加互连密度，简化互连电路，以及较低的电阻和功耗 - 在施加更高的带宽时。英特尔已经录制了一个带混合粘合的堆叠的SRAM芯片，现在该公司正在将该技术应用于其Foveros互连。然而，当这个技术将推向市场时，英特尔尚未说明。
英特尔重命名流程节点 - 续
英特尔的决定重命名其流程节点肯定会加纳大量批评，但这是必要的邪恶。英特尔的流程节点命名在1997年简单，当节点命名基于晶体管的栅极长度（或M1半桨距度量）时，但物理测量与节点的实际名称之间的相关性随时间变化。事实上，Finfet晶体管的到来完全杀死了两个之间的相关性。现在，英特尔的节点命名变化具有新技术或晶体管密度增加。
说到纳米，每个人都知道对半导体来说，越小的数字越好。不过，虽然英特尔的命名与物理测量的偏离缓慢，但台积电(TSMC)和三星(Samsung)等第三方芯片制造商基于基础技术的简单改变，做出了更为激进的调整。这促使一些情况的名称发生了变化，比如从平面到FinFET晶体管的转变，即使这种转变并没有提高晶体管密度。即使是PDK/BKM(产品设计工具包/最知名方法)的变化也足以成为第三方晶圆厂给流程分配新编号的借口，这使得命名惯例更像是一种营销活动，而不是与任何物理测量相关联的度量标准。
第三方的铸造厂正在赢得营销战争。然而，在现实世界中，夸张的因素会影响流程节点的经济性和性能，例如晶体管密度，峰值性能，每个瓦特，不同类型的逻辑/电路，SRAM密度等。
Intel的MISSteps与其10nm节点引起了一串'+'修订并延迟了以下节点的延迟，加剧了英特尔将其流程领导到TSMC的节点命名问题。现在，根据TSMC首次船舶的3NM过程，该公司通过一个或两个流程节点引导英特尔。这对英特尔来说特别痛苦，因为它的过程技术滞后，它的命名滞后也是错误地放大了TSMC铅的程度。目前，基于晶体管密度，英特尔的10nm更类似于TSMC的7nm，而英特尔的7nm与台积电的5nm相当，因此命名调整是有意义的。
英特尔还分享了一些支持的报价（在上面的专辑中），指出行业中的其他人指出，指出节点命名不再与实际技术有任何相关性。（在上面的幻灯片中的英特尔在幻灯片中的支持引号之一表示英特尔7nm接近TSMC 3nm，但用一粒盐采取。）
英特尔向前迈向新命名是有道理的，现在它将在铸造市场中与台积电和三星进行更直接竞争，但我们感到惊讶的是，它选择在10世纪的10世纪而不是等待7nm（哪个）现在被称为英特尔4）。鉴于英特尔已经从其'+'命名转移到使用全名，如“增强的超级垃圾”，新的命名为解释公司的进展添加了另一种混淆，因为它适用于已经在飞行中的产品。让我们希望英特尔坚持这个命名约定，至少有一段时间。